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E-Book

Logikbausteine

AutorChristian Siemers
VerlagVogel Communications Group GmbH & Co. KG
Erscheinungsjahr2002
Seitenanzahl179 Seiten
ISBN9783834361417
FormatPDF
KopierschutzWasserzeichen/DRM
GerätePC/MAC/eReader/Tablet
Preis6,80 EUR
Aus Sicht der Bausteinarchitekturen werden die grundsätzlichen Einsatzmöglichkeiten feldprogrammierbarer Bausteine beschrieben:

- Grundlegende Modelle, Elemente und Programmierverfahren
- I/O-Anschlussnormen, Verlustleistungsmodelle
- Klasseneinteilung und makroskopische Eigenschaften
- CPLDs und FPGAs im Detail
- Entwicklungssysteme

Ein Elektronik-Praxis-Buch für Studenten sowie Ingenieure und Informatiker.   

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Kapitelübersicht
  1. Vorwort und Inhaltsverzeichnis
  2. 1 Feldprogrammierbare Bausteine: eine Einführung
  3. 2 High-Density PLDs (HDPLDs)
  4. 3 Anschlussnormen und Modelle für PLDs
  5. 4 Entwurfsumgebungen für PLDs
  6. 5 Complex Programmable Logic Devices (CPLDs)
  7. 6 Field-Programmable Gate Arrays ( FPGA)
  8. 7 Programmiermodell für PLDs
  9. Glossar, Stichwort-, Quellen- und Literaturverzeichnis
Leseprobe
5 Complex Programmable Logic Devices (CPLDs) (S. 67-68)

Nachdem nunmehr die Grundlagen für die programmierbaren Logikbausteine ausreichend diskutiert sind, sollen wichtige am Markt erhältliche Vertreter dieser Bausteine näher vorgestellt werden. Dies erfolgt in zwei Kapiteln: Dieses Kapitel befasst sich mit den CPLDs (Complex Programmable Logic Devices), das folgende mit den FPGAs (Field-Programmable Gate Arrays).

Die Auswahl der dargestellten ICs ist keineswegs komplett, hierfür hätte der Platz sicher nicht gereicht. Wesentliche Kriterien zur Auswahl bestanden in einem gewissen Neuheitsgrad und in der Marktgängigkeit der Produkte. Trotzdem sollte beachtet werden, dass noch andere PLDs am Markt erhältlich sind.

Um weiterhin eine möglichst einheitliche Darstellung der elektrischen Werte zu erreichen, wurde ein synchroner Binärzähler (aufwärts, 16 Bit Breite) ohne weitere Steuersignale im Baustein implementiert und die Verlustleistung per Tabelle oder Schätzfunktion bestimmt. Die Wahl eines derartigen Testprogramms ist dabei nicht unproblematisch, denn dies kann bestimmte Architekturen bevorzugen, andere benachteiligen. Die entstandenen Werte für die Anzahl der implementierbaren Zähler und für die Verlustleistung pro Zähler müssen daher relativiert werden, sie geben nur eine Größenordnung an.

Die Präsentation erfolgt in alphabetischer Reihenfolge, wobei der Name der Herstellerfirma hierfür gewählt wurde. Die im Buch gezeigten Darstellungen von Architekturen versuchen, die wesentlichen Komponenten anhand der Kriterien der vorhergehenden Kapitel aufzuzeigen. Die detaillierten Darstellungen in den Datenbüchern der Hersteller enthalten demgegenüber wesentlich mehr Einzelinformationen. Die vereinfachte Version wurde gewählt, um einen Einblick zu gewähren, der durch zu viele Einzelheiten eher verwehrt wäre. Vor einem realen Einsatz der ICs muss man sich jedoch auf die Datenblätter stützen, die jeweils im Internet erhältlich sind und die eigentliche Quelle darstellen.

5.1 Altera MAX7000

5.1.1 Architektur

Die Altera-MAX7000-Familie [14] (mit allen Unterarten bezüglich Programmierbarkeit und elektrischen Eigenschaften) gehört zur Klasse der CPLDs. Diese Klasse besteht aus Bausteinen mit relativ großen Logikblöcken (1. Ordnung) und einheitlichen Verbindungen zwischen diesen Blöcken (CPLD-Kriterium). Die hier vorliegende Kombination 36E/16A pro Logikblock wird in Bild 5.1 dargestellt.
Inhaltsverzeichnis
Vorwort6
Inhaltsverzeichnis8
1 Feldprogrammierbare Bausteine: eine Einführung12
1.1 Entwicklung der feldprogrammierbaren Logikbausteine13
1.2 Grundlegendes14
1.3 Logische Programmierung18
1.4 Speicherelemente20
1.5 Programmiermodell für Schaltwerke22
1.6 Ein- und Ausgangsblöcke24
1.7 Physikalische Programmierung26
1.8 Programmierabläufe30
1.9 Testbarkeit31
2 High-Density PLDs (HDPLDs)35
2.1 Industriestandard PAL/ GAL22V1036
2.2 Architekturen hochdichter PLDs39
2.3 Konkrete Optimierungsziele41
2.4 PLD- Klassen42
2.5 HDPLDs in der Praxis43
3 Anschlussnormen und Modelle für PLDs45
3.1 Blockmodelle46
3.2 Routingmodelle48
3.3 Input- Output- Modelle52
3.4 Timingmodelle55
3.5 Verlustleistungsmodell58
3.6 Elektrische Anschlussnormen59
4 Entwurfsumgebungen für PLDs61
4.1 Vergleich der Entwurfsprozesse für Mikroprozessoren und PLDs61
4.2 Hardwareunabhängige Übersetzung63
4.3 Hardwareabhängige Übersetzung64
4.4 Entwicklungssysteme66
5 Complex Programmable Logic Devices (CPLDs)68
5.1 Altera MAX700069
5.1.1 Architektur69
5.1.2 Elektrische Eigenschaften70
5.1.3 Varianten71
5.1.4 Technologische Weiterentwicklung72
5.2 Cypress Ultra37k73
5.2.1 Architektur73
5.2.2 Elektrische Eigenschaften74
5.2.3 Varianten75
5.3 Cypress Delta39k76
5.3.1 Architektur76
5.3.2 Elektrische Eigenschaften78
5.3.3 Varianten79
5.4 Lattice ispLSI1000/200081
5.4.1 Architektur82
5.4.2 Elektrische Eigenschaften83
5.4.3 Varianten85
5.5 Lattice ispLSI500086
5.5.1 Architektur86
5.5.2 Elektrische Eigenschaften87
5.5.3 Varianten88
5.6 Lattice ispLSI800089
5.6.1 Architektur89
5.6.2 Elektrische Eigenschaften91
5.6.3 Varianten92
5.7 Lattice MACH4A93
5.7.1 Architektur93
5.7.2 Elektrische Eigenschaften94
5.7.3 Varianten95
5.8 Xilinx XC950097
5.8.1 Architektur97
5.8.2 Elektrische Eigenschaften98
5.8.3 Varianten99
5.9 Xilinx XPL3 CoolRunner100
5.9.1 Architektur100
5.9.2 Elektrische Eigenschaften101
5.9.3 Varianten103
6 Field-Programmable Gate Arrays ( FPGA)104
6.1 Actel- SX- Familie104
6.1.1 Architektur104
6.1.2 Elektrische Eigenschaften106
6.1.3 Varianten107
6.2 Actel ProASIC 500k108
6.2.1 Architektur108
6.2.2 Elektrische Eigenschaften110
6.2.3 Varianten111
6.3 Altera FLEX 10k/ 10ke112
6.3.1 Architektur112
6.3.2 Elektrische Eigenschaften115
6.3.3 Varianten116
6.4 Altera APEX 20k/ 20ke/ 20kc118
6.4.1 Architektur118
6.4.2 Elektrische Eigenschaften121
6.4.3 Varianten122
6.4.4 Integrierte und ladbare Prozessorkerne124
6.5 Altera APEX II125
6.5.1 Architektur125
6.5.2 Elektrische Eigenschaften125
6.5.3 Varianten127
6.5.4 Spezialitäten127
6.6 Atmel AT40k128
6.6.1 Architektur128
6.6.2 Elektrische Eigenschaften130
6.6.3 Varianten131
6.7 Atmel AT94k131
6.7.1 Architektur132
6.7.2 Varianten133
6.8 QuickLogic pASIC3133
6.8.1 Architektur133
6.8.2 Elektrische Eigenschaften136
6.8.3 Varianten137
6.9 QuickLogic QuickDSP137
6.9.1 Architektur137
6.9.2 Elektrische Eigenschaften139
6.9.3 Varianten140
6.9.4 Weitere Familie von QuickLogic142
6.10 Xilinx- Spartan- Familie142
6.10.1 Architektur142
6.10.2 Elektrische Eigenschaften145
6.10.3 Varianten146
6.11 Xilinx- Spartan- II- Familie147
6.11.1 Architektur147
6.11.2 Elektrische Eigenschaften149
6.11.3 Varianten150
6.12 Xilinx- Virtex- Familie151
6.12.1 Architektur151
6.12.2 Elektrische Eigenschaften153
6.12.3 Varianten155
6.13 Xilinx Virtex- II- Familie159
6.13.1 Architektur159
6.13.2 Elektrische Eigenschaften162
6.13.3 Varianten163
7 Programmiermodell für PLDs165
7.1 Von-Neumann-Rechnermodell165
7.2 Modell der PLDs166
7.3 Reconfigurable Computing168
7.4 Aktuelle Einsatzmöglichkeiten169
7.5 Zusammenfassung und Konsequenzen170
Glossar171
Quellen- und Literaturverzeichnis173
Stichwortverzeichnis175

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