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Entwicklung einer Methode zur Untersuchung der Zusammenhänge zwischen kritischen Designgrößen und Ausfällen bei der Produktion digitaler Logikchips

AutorRoland Zavaczki
Verlagdiplom.de
Erscheinungsjahr2008
Seitenanzahl74 Seiten
ISBN9783836609043
FormatPDF
Kopierschutzkein Kopierschutz/DRM
GerätePC/MAC/eReader/Tablet
Preis38,00 EUR
Inhaltsangabe:Einleitung: Design for Manufacturing (DfM) und Design for Test (DfT) sind der Schlüssel zur wirtschaftlichen Halbleiterproduktion der neuen Technologiegenerationen. Damit ein schnelles Ramp-up mit anschließend hoher Ausbeute erreicht werden kann, ist neben einer großen Robustheit gegenüber Fertigungstoleranzen zunehmend die rasche Identifizierung und Beseitigung der Ausfallursachen gefertigter Chips erforderlich. In der Halbleiterindustrie werden Testergebnisse fehlerhafter Chips in bestimmte Kategorien unterteilt, um Design und Fertigung eine Rückmeldung über die Ausfallursachen zu geben. Fortschreitende Strukturverkleinerungen begünstigen allerdings zunehmend neue Fehlerursachen und haben daher durch längere Lernprozesse eine geringere Ausbeute während der Ramp-up-Phase zufolge. Um dieser Entwicklung standhalten zu können, ist ein engeres Zusammenwirken zwischen Design, Test und Fertigung unter besonderer Beachtung von DfM und DfT notwendig. Das Design muss eine hohe Ausbeute erlauben und der Chip muss effizient zu testen sein. Damit man genauere Informationen über die Fehlerursache eines defekten Chips erhält, müssen die bisherigen Testmöglichkeiten z.B. um adaptives Testen erweitert werden. Fehlerhafte Netze können bereits durch die Scan-Diagnose lokalisiert werden. Durch die Diagnose sehr vieler Chips können statistische Häufungen von Fehlerorten gefunden werden, wodurch relevante Stichproben für eine physikalische Fehleranalyse selektiert werden können. Die Scan-Diagnose ermöglicht also eine detaillierte Analyse mit geringem Testaufwand. Neben der Verbesserung der Testmöglichkeiten ist es von großer Bedeutung, bereits vor der Ramp-up-Phase eines neuen Produkts das Design in seiner erwarteten Ausbeute beurteilen zu können. Random-Yield-Modelle wie die Critical-Area-Analyse stellen bereits gute Prognosen, jedoch gibt es in der Realität oft Abweichungen von dieser Beurteilung. Zur Untersuchung von möglichen Einflüssen auf die Ausbeute wird in dieser Masterarbeit eine neue Methodik entwickelt, durch welche der Zusammenhang zwischen Testausfällen, Critical-Area-Analyse und systematischen Fehlern besser erklärt werden kann. Es wird ein Software-Werkzeug entwickelt, welches die unterschiedlichen Formate aus Testergebnissen und Designdaten auf eine einheitliche Form bringen kann. Mit dem Werkzeug werden die Daten eines aktuellen Chips analysiert und auf deren Zusammenhang bewertet. Nach einer kurzen Einführung in die Grundlagen der [...]

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